至芯科技FPGA培训(25800元)

名称：至芯科技FPGA培训(25800元)

描述：《至芯科技FPGA培训》课程是一个系统全面的FPGA/IC设计实战培训，内容涵盖数字逻辑基础(门电路、编码器、加法器、寄存器)、状态机设计、时序分析、接口协议(UART、FIFO)、高级主题(PWM、数字信号处理、SDRAM控制器)以及业界流行的验证方法学(UVM)。课程通过大量实验项目(如售货机、LED控制、串口收发、直接序列扩频通信系统等)培养学员的硬件设计思维和工程实现能力，并配套至芯ZX-1/ZX-2开发板进行实践，帮助学员达到企业级FPGA/IC开发工程师水平。

链接：
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    │  │  │                  ├─gate_work
    │  │  │                  │  ├─timing_desige_example
    │  │  │                  │  ├─timing_desige_example_tb
    │  │  │                  │  └─_temp
    │  │  │                  └─rtl_work
    │  │  │                      ├─lpm_add_sub0
    │  │  │                      ├─lpm_compare0
    │  │  │                      ├─lpm_constant_b
    │  │  │                      ├─lpm_constant_c
    │  │  │                      ├─lpm_constant_k
    │  │  │                      ├─lpm_mult0
    │  │  │                      ├─timing_desige_example
    │  │  │                      ├─timing_desige_example_tb
    │  │  │                      └─_temp
    │  │  ├─0721
    │  │  │  ├─视频_0721
    │  │  │  └─资料_0721
    │  │  ├─0722
    │  │  │  ├─20200722
    │  │  │  │  └─and_gate
    │  │  │  │      ├─db
    │  │  │  │      ├─incremental_db
    │  │  │  │      │  └─compiled_partitions
    │  │  │  │      └─simulation
    │  │  │  │          └─modelsim
    │  │  │  │              ├─gate_work
    │  │  │  │              │  ├─and_gate
    │  │  │  │              │  ├─and_gate_tb
    │  │  │  │              │  └─_temp
    │  │  │  │              └─rtl_work
    │  │  │  │                  ├─and_gate
    │  │  │  │                  ├─and_gate_tb
    │  │  │  │                  └─_temp
    │  │  │  └─视频_0722
    │  │  ├─0723
    │  │  │  ├─20200723
    │  │  │  │  ├─bin2bcd
    │  │  │  │  │  ├─db
    │  │  │  │  │  ├─incremental_db
    │  │  │  │  │  │  └─compiled_partitions
    │  │  │  │  │  └─simulation
    │  │  │  │  │      └─modelsim
    │  │  │  │  │          └─rtl_work
    │  │  │  │  │              ├─bcd_modify
    │  │  │  │  │              ├─bcd_singel_modify
    │  │  │  │  │              ├─bin2bcd
    │  │  │  │  │              ├─bin2bcd_tb
    │  │  │  │  │              └─_temp
    │  │  │  │  ├─rca16
    │  │  │  │  │  └─rca16
    │  │  │  │  │      ├─rca16.cache
    │  │  │  │  │      │  ├─compile_simlib
    │  │  │  │  │      │  │  └─modelsim
    │  │  │  │  │      │  └─wt
    │  │  │  │  │      ├─rca16.hw
    │  │  │  │  │      ├─rca16.ip_user_files
    │  │  │  │  │      └─rca16.sim
    │  │  │  │  │          └─sim_1
    │  │  │  │  │              └─behav
    │  │  │  │  │                  ├─msim
    │  │  │  │  │                  │  └─xil_defaultlib
    │  │  │  │  │                  │      ├─@_opt
    │  │  │  │  │                  │      ├─_temp
    │  │  │  │  │                  │      └─_tempmsg
    │  │  │  │  │                  └─work
    │  │  │  │  └─rca_add
    │  │  │  │      ├─db
    │  │  │  │      ├─incremental_db
    │  │  │  │      │  └─compiled_partitions
    │  │  │  │      └─simulation
    │  │  │  │          └─modelsim
    │  │  │  │              └─rtl_work
    │  │  │  │                  ├─rca_4
    │  │  │  │                  ├─rca_add
    │  │  │  │                  ├─rca_add_tb
    │  │  │  │                  ├─rca_full
    │  │  │  │                  ├─rca_half
    │  │  │  │                  └─_temp
    │  │  │  └─视频_0723
    │  │  ├─0724
    │  │  │  ├─20200724
    │  │  │  │  ├─a1
    │  │  │  │  │  └─lpm_bcd_convertor
    │  │  │  │  │      ├─db
    │  │  │  │  │      ├─incremental_db
    │  │  │  │  │      │  └─compiled_partitions
    │  │  │  │  │      └─simulation
    │  │  │  │  │          └─modelsim
    │  │  │  │  │              └─rtl_work
    │  │  │  │  │                  ├─bcd_modify
    │  │  │  │  │                  ├─bcd_singel_modify
    │  │  │  │  │                  ├─lpm_bcd_convertor
    │  │  │  │  │                  ├─lpm_bcd_convertor_tb
    │  │  │  │  │                  └─_temp
    │  │  │  │  └─mux2s1
    │  │  │  │      ├─db
    │  │  │  │      ├─incremental_db
    │  │  │  │      │  └─compiled_partitions
    │  │  │  │      └─simulation
    │  │  │  │          └─modelsim
    │  │  │  │              └─rtl_work
    │  │  │  │                  ├─mux2s1_structrue
    │  │  │  │                  ├─mux2s1_structrue_tb
    │  │  │  │                  └─_temp
    │  │  │  └─视频_0724
    │  │  ├─0725
    │  │  ├─0726
    │  │  ├─0727
    │  │  │  ├─20200727
    │  │  │  └─视频_0727
    │  │  ├─0728
    │  │  │  ├─20200728
    │  │  │  └─视频_0728
    │  │  ├─0729
    │  │  │  └─视频_0729
    │  │  ├─0730
    │  │  │  ├─20200730
    │  │  │  └─视频_0730
    │  │  ├─0731
    │  │  │  ├─20200731
    │  │  │  └─视频_0731
    │  │  ├─0801
    │  │  ├─0802
    │  │  ├─0803
    │  │  ├─0804
    │  │  │  └─20200804
    │  │  ├─0805
    │  │  │  └─20200805
    │  │  ├─0806
    │  │  │  └─20200806
    │  │  ├─0807
    │  │  │  └─20200807
    │  │  │      ├─period_signal_generator
    │  │  │      │  ├─period_signal_generator.cache
    │  │  │      │  │  ├─compile_simlib
    │  │  │      │  │  │  └─modelsim
    │  │  │      │  │  └─wt
    │  │  │      │  ├─period_signal_generator.hw
    │  │  │      │  ├─period_signal_generator.ip_user_files
    │  │  │      │  ├─period_signal_generator.sim
    │  │  │      │  │  └─sim_1
    │  │  │      │  │      └─behav
    │  │  │      │  │          ├─msim
    │  │  │      │  │          │  └─xil_defaultlib
    │  │  │      │  │          │      ├─@_opt
    │  │  │      │  │          │      ├─_temp
    │  │  │      │  │          │      └─_tempmsg
    │  │  │      │  │          └─work
    │  │  │      │  └─period_signal_generator.srcs
    │  │  │      │      ├─sim_1
    │  │  │      │      │  └─new
    │  │  │      │      └─sources_1
    │  │  │      │          └─new
    │  │  │      └─uart_transceiver_wh2020
    │  │  │          ├─uart_transceiver_wh2020.cache
    │  │  │          │  └─wt
    │  │  │          ├─uart_transceiver_wh2020.hw
    │  │  │          ├─uart_transceiver_wh2020.ip_user_files
    │  │  │          │  ├─ip
    │  │  │          │  │  └─tran_fifo
    │  │  │          │  ├─ipstatic
    │  │  │          │  │  └─fifo_generator_v13_1_0
    │  │  │          │  │      ├─hdl
    │  │  │          │  │      └─simulation
    │  │  │          │  └─sim_scripts
    │  │  │          │      └─tran_fifo
    │  │  │          │          ├─activehdl
    │  │  │          │          ├─ies
    │  │  │          │          ├─modelsim
    │  │  │          │          ├─questa
    │  │  │          │          ├─riviera
    │  │  │          │          ├─vcs
    │  │  │          │          └─xsim
    │  │  │          ├─uart_transceiver_wh2020.runs
    │  │  │          │  ├─.jobs
    │  │  │          │  └─tran_fifo_synth_1
    │  │  │          │      └─.Xil
    │  │  │          ├─uart_transceiver_wh2020.sim
    │  │  │          └─uart_transceiver_wh2020.srcs
    │  │  │              └─sources_1
    │  │  │                  ├─ip
    │  │  │                  │  └─tran_fifo
    │  │  │                  │      ├─blk_mem_gen_v8_3_2
    │  │  │                  │      │  └─hdl
    │  │  │                  │      ├─doc
    │  │  │                  │      ├─fifo_generator_v13_1_0
    │  │  │                  │      │  ├─hdl
    │  │  │                  │      │  └─simulation
    │  │  │                  │      ├─sim
    │  │  │                  │      ├─synth
    │  │  │                  │      └─tran_fifo
    │  │  │                  └─new
    │  │  ├─0810
    │  │  │  └─20200810
    │  │  ├─0811
    │  │  │  └─20200811
    │  │  ├─0812
    │  │  │  └─20200812
    │  │  ├─0813
    │  │  │  └─20200813
    │  │  ├─0814
    │  │  │  └─20200814
    │  │  ├─0817
    │  │  │  └─20200817
    │  │  ├─0818
    │  │  │  └─20200818
    │  │  ├─0819
    │  │  │  └─20200819
    │  │  ├─0820
    │  │  │  └─20200820
    │  │  ├─0821
    │  │  │  └─20200821
    │  │  ├─0824
    │  │  │  └─20200824
    │  │  ├─0825
    │  │  │  └─20200825
    │  │  ├─0826
    │  │  │  └─20200826
    │  │  ├─0827
    │  │  │  └─20200827
    │  │  ├─0828
    │  │  ├─20200831
    │  │  ├─20200901
    │  │  ├─20200902
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    │  │  │  └─20200929
    │  │  ├─20200926
    │  │  ├─20200928
    │  │  ├─20200930
    │  │  ├─20201009
    │  │  │  └─20201009
    │  │  │      ├─dsss_ms5_st_transceiver
    │  │  │      │  ├─db
    │  │  │      │  ├─greybox_tmp
    │  │  │      │  ├─incremental_db
    │  │  │      │  │  └─compiled_partitions
    │  │  │      │  └─simulation
    │  │  │      │      └─modelsim
    │  │  │      │          └─rtl_work
    │  │  │      │              ├─adjudicator
    │  │  │      │              ├─base_freq_syn
    │  │  │      │              ├─base_gen
    │  │  │      │              ├─bfs_cnt
    │  │  │      │              ├─bfs_fsm
    │  │  │      │              ├─bfs_squ
    │  │  │      │              ├─bs_get
    │  │  │      │              ├─deserializer
    │  │  │      │              ├─des_coder
    │  │  │      │              ├─des_fsm
    │  │  │      │              ├─difference_square
    │  │  │      │              ├─dsss_ms5_st_abv
    │  │  │      │              ├─dsss_ms5_st_receiver
    │  │  │      │              ├─dsss_ms5_st_transceiver
    │  │  │      │              ├─dsss_ms5_st_transmitter
    │  │  │      │              ├─ds_acc
    │  │  │      │              ├─frame_syn
    │  │  │      │              ├─ham74
    │  │  │      │              ├─ham74_decoder
    │  │  │      │              ├─ham_decoder
    │  │  │      │              ├─ham_enocder
    │  │  │      │              ├─he_fifo
    │  │  │      │              ├─he_fifo_ip
    │  │  │      │              ├─ms5_genertor
    │  │  │      │              ├─noise_source
    │  │  │      │              ├─quantizer
    │  │  │      │              ├─rb_ip
    │  │  │      │              ├─rec_base_gen
    │  │  │      │              ├─rec_buffer
    │  │  │      │              ├─scoreboard
    │  │  │      │              ├─serializer
    │  │  │      │              ├─spreading
    │  │  │      │              ├─stimulator
    │  │  │      │              ├─tb_ip
    │  │  │      │              ├─trs_buffer
    │  │  │      │              └─_temp
    │  │  │      └─ms5_generator
    │  │  │          ├─ms5_generator.cache
    │  │  │          │  ├─compile_simlib
    │  │  │          │  │  └─modelsim
    │  │  │          │  └─wt
    │  │  │          ├─ms5_generator.hw
    │  │  │          ├─ms5_generator.ip_user_files
    │  │  │          ├─ms5_generator.sim
    │  │  │          │  └─sim_1
    │  │  │          │      └─behav
    │  │  │          │          ├─msim
    │  │  │          │          │  └─xil_defaultlib
    │  │  │          │          │      ├─@_opt
    │  │  │          │          │      ├─_temp
    │  │  │          │          │      └─_tempmsg
    │  │  │          │          └─work
    │  │  │          └─ms5_generator.srcs
    │  │  │              ├─sim_1
    │  │  │              │  └─new
    │  │  │              └─sources_1
    │  │  │                  └─new
    │  │  ├─20201010
    │  │  ├─20201012
    │  │  ├─20201013
    │  │  ├─20201014
    │  │  ├─20201015
    │  │  ├─20201016
    │  │  ├─20201019
    │  │  │  └─20201019
    │  │  │      └─sta_example
    │  │  │          ├─db
    │  │  │          ├─greybox_tmp
    │  │  │          ├─incremental_db
    │  │  │          │  └─compiled_partitions
    │  │  │          ├─output_files
    │  │  │          └─simulation
    │  │  │              └─modelsim
    │  │  │                  ├─gate_work
    │  │  │                  │  ├─top
    │  │  │                  │  ├─top_tb
    │  │  │                  │  └─_temp
    │  │  │                  └─rtl_work
    │  │  │                      ├─lpm_add_sub0
    │  │  │                      ├─lpm_compare0
    │  │  │                      ├─lpm_constantb
    │  │  │                      ├─lpm_constantc
    │  │  │                      ├─lpm_constantk
    │  │  │                      ├─lpm_mult0
    │  │  │                      ├─top
    │  │  │                      ├─top_tb
    │  │  │                      └─_temp
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