wa_9527 发表于 2025-9-9 11:47:37

至芯科技FPGA培训(25800元)

名称:至芯科技FPGA培训(25800元)

描述:《至芯科技FPGA培训》课程是一个系统全面的FPGA/IC设计实战培训,内容涵盖数字逻辑基础(门电路、编码器、加法器、寄存器)、状态机设计、时序分析、接口协议(UART、FIFO)、高级主题(PWM、数字信号处理、SDRAM控制器)以及业界流行的验证方法学(UVM)。课程通过大量实验项目(如售货机、LED控制、串口收发、直接序列扩频通信系统等)培养学员的硬件设计思维和工程实现能力,并配套至芯ZX-1/ZX-2开发板进行实践,帮助学员达到企业级FPGA/IC开发工程师水平。

链接:
百度:https://pan.baidu.com/s/1a6ptL1z968yMKcIg8llMdg?pwd=9527
夸克:https://pan.quark.cn/s/8e49198a2c11

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???? 标签:#FPGA培训 #IC设计 #数字逻辑 #状态机 #时序分析 #UART #FIFO #PWM #UVM验证 #开发板实战 #至芯科技 #硬件工程 #至芯科技FPGA培训 #baidu #quark




└─至芯科技FPGA培训(25800元)
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    │││││└─rca16
    │││││      ├─rca16.cache
    │││││      │├─compile_simlib
    │││││      ││└─modelsim
    │││││      │└─wt
    │││││      ├─rca16.hw
    │││││      ├─rca16.ip_user_files
    │││││      └─rca16.sim
    │││││          └─sim_1
    │││││            └─behav
    │││││                  ├─msim
    │││││                  │└─xil_defaultlib
    │││││                  │      ├─@_opt
    │││││                  │      ├─_temp
    │││││                  │      └─_tempmsg
    │││││                  └─work
    ││││└─rca_add
    ││││      ├─db
    ││││      ├─incremental_db
    ││││      │└─compiled_partitions
    ││││      └─simulation
    ││││          └─modelsim
    ││││            └─rtl_work
    ││││                  ├─rca_4
    ││││                  ├─rca_add
    ││││                  ├─rca_add_tb
    ││││                  ├─rca_full
    ││││                  ├─rca_half
    ││││                  └─_temp
    │││└─视频_0723
    ││├─0724
    │││├─20200724
    ││││├─a1
    │││││└─lpm_bcd_convertor
    │││││      ├─db
    │││││      ├─incremental_db
    │││││      │└─compiled_partitions
    │││││      └─simulation
    │││││          └─modelsim
    │││││            └─rtl_work
    │││││                  ├─bcd_modify
    │││││                  ├─bcd_singel_modify
    │││││                  ├─lpm_bcd_convertor
    │││││                  ├─lpm_bcd_convertor_tb
    │││││                  └─_temp
    ││││└─mux2s1
    ││││      ├─db
    ││││      ├─incremental_db
    ││││      │└─compiled_partitions
    ││││      └─simulation
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    ││││            └─rtl_work
    ││││                  ├─mux2s1_structrue
    ││││                  ├─mux2s1_structrue_tb
    ││││                  └─_temp
    │││└─视频_0724
    ││├─0725
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    │││└─视频_0730
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    │││├─20200731
    │││└─视频_0731
    ││├─0801
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    │││└─20200805
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    │││└─20200807
    │││      ├─period_signal_generator
    │││      │├─period_signal_generator.cache
    │││      ││├─compile_simlib
    │││      │││└─modelsim
    │││      ││└─wt
    │││      │├─period_signal_generator.hw
    │││      │├─period_signal_generator.ip_user_files
    │││      │├─period_signal_generator.sim
    │││      ││└─sim_1
    │││      ││      └─behav
    │││      ││          ├─msim
    │││      ││          │└─xil_defaultlib
    │││      ││          │      ├─@_opt
    │││      ││          │      ├─_temp
    │││      ││          │      └─_tempmsg
    │││      ││          └─work
    │││      │└─period_signal_generator.srcs
    │││      │      ├─sim_1
    │││      │      │└─new
    │││      │      └─sources_1
    │││      │          └─new
    │││      └─uart_transceiver_wh2020
    │││          ├─uart_transceiver_wh2020.cache
    │││          │└─wt
    │││          ├─uart_transceiver_wh2020.hw
    │││          ├─uart_transceiver_wh2020.ip_user_files
    │││          │├─ip
    │││          ││└─tran_fifo
    │││          │├─ipstatic
    │││          ││└─fifo_generator_v13_1_0
    │││          ││      ├─hdl
    │││          ││      └─simulation
    │││          │└─sim_scripts
    │││          │      └─tran_fifo
    │││          │          ├─activehdl
    │││          │          ├─ies
    │││          │          ├─modelsim
    │││          │          ├─questa
    │││          │          ├─riviera
    │││          │          ├─vcs
    │││          │          └─xsim
    │││          ├─uart_transceiver_wh2020.runs
    │││          │├─.jobs
    │││          │└─tran_fifo_synth_1
    │││          │      └─.Xil
    │││          ├─uart_transceiver_wh2020.sim
    │││          └─uart_transceiver_wh2020.srcs
    │││            └─sources_1
    │││                  ├─ip
    │││                  │└─tran_fifo
    │││                  │      ├─blk_mem_gen_v8_3_2
    │││                  │      │└─hdl
    │││                  │      ├─doc
    │││                  │      ├─fifo_generator_v13_1_0
    │││                  │      │├─hdl
    │││                  │      │└─simulation
    │││                  │      ├─sim
    │││                  │      ├─synth
    │││                  │      └─tran_fifo
    │││                  └─new
    ││├─0810
    │││└─20200810
    ││├─0811
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    ││├─0812
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    ││├─20200926
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    ││├─20201009
    │││└─20201009
    │││      ├─dsss_ms5_st_transceiver
    │││      │├─db
    │││      │├─greybox_tmp
    │││      │├─incremental_db
    │││      ││└─compiled_partitions
    │││      │└─simulation
    │││      │      └─modelsim
    │││      │          └─rtl_work
    │││      │            ├─adjudicator
    │││      │            ├─base_freq_syn
    │││      │            ├─base_gen
    │││      │            ├─bfs_cnt
    │││      │            ├─bfs_fsm
    │││      │            ├─bfs_squ
    │││      │            ├─bs_get
    │││      │            ├─deserializer
    │││      │            ├─des_coder
    │││      │            ├─des_fsm
    │││      │            ├─difference_square
    │││      │            ├─dsss_ms5_st_abv
    │││      │            ├─dsss_ms5_st_receiver
    │││      │            ├─dsss_ms5_st_transceiver
    │││      │            ├─dsss_ms5_st_transmitter
    │││      │            ├─ds_acc
    │││      │            ├─frame_syn
    │││      │            ├─ham74
    │││      │            ├─ham74_decoder
    │││      │            ├─ham_decoder
    │││      │            ├─ham_enocder
    │││      │            ├─he_fifo
    │││      │            ├─he_fifo_ip
    │││      │            ├─ms5_genertor
    │││      │            ├─noise_source
    │││      │            ├─quantizer
    │││      │            ├─rb_ip
    │││      │            ├─rec_base_gen
    │││      │            ├─rec_buffer
    │││      │            ├─scoreboard
    │││      │            ├─serializer
    │││      │            ├─spreading
    │││      │            ├─stimulator
    │││      │            ├─tb_ip
    │││      │            ├─trs_buffer
    │││      │            └─_temp
    │││      └─ms5_generator
    │││          ├─ms5_generator.cache
    │││          │├─compile_simlib
    │││          ││└─modelsim
    │││          │└─wt
    │││          ├─ms5_generator.hw
    │││          ├─ms5_generator.ip_user_files
    │││          ├─ms5_generator.sim
    │││          │└─sim_1
    │││          │      └─behav
    │││          │          ├─msim
    │││          │          │└─xil_defaultlib
    │││          │          │      ├─@_opt
    │││          │          │      ├─_temp
    │││          │          │      └─_tempmsg
    │││          │          └─work
    │││          └─ms5_generator.srcs
    │││            ├─sim_1
    │││            │└─new
    │││            └─sources_1
    │││                  └─new
    ││├─20201010
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    │││└─20201019
    │││      └─sta_example
    │││          ├─db
    │││          ├─greybox_tmp
    │││          ├─incremental_db
    │││          │└─compiled_partitions
    │││          ├─output_files
    │││          └─simulation
    │││            └─modelsim
    │││                  ├─gate_work
    │││                  │├─top
    │││                  │├─top_tb
    │││                  │└─_temp
    │││                  └─rtl_work
    │││                      ├─lpm_add_sub0
    │││                      ├─lpm_compare0
    │││                      ├─lpm_constantb
    │││                      ├─lpm_constantc
    │││                      ├─lpm_constantk
    │││                      ├─lpm_mult0
    │││                      ├─top
    │││                      ├─top_tb
    │││                      └─_temp
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